요약: 불연속적인 패터닝, 공정 및 장치 혁신에도 불구하고 시장 출시 기간 단축을 위해 공정-설계 공동 개발을 동시에 유지해야 할 필요성이 강조되고 있습니다. 물리적 및 전기적 수율의 레이아웃 민감도 증가로 인한 설계 규칙의 복잡성 증가와 이로 인한 수익성 있는 기술 확장에 대한 위험성을 검토합니다.
기존 제조용 설계(DfM) 솔루션의 단점을 파악하고 SRAM 및 기타 메모리 어레이에 사용되는 매우 성공적인 통합 설계-기술 공동 최적화와 대조합니다. 고도로 간소화된 레이아웃 환경을 기반으로 하는 메모리 스타일의 설계 기술 공동 최적화를 로직 칩으로 확장할 수 있는 가능성을 입증합니다. 레이아웃 밀도 이점, 모델링된 패터닝 및 전기 수율 개선, 크게 향상된 레이아웃 단순성을 65nm IBM PowerPC 405 마이크로프로세서 코어의 기존 설계와 템플릿 기반 설계 비교를 통해 정량화합니다. 이 고도로 정규화된 템플릿 기반 설계 솔루션의 다양한 수율 문제와 설계 스타일에 대한 적응성은 이 작업을 32nm로 확장하여 상호 연결 중복성에 중점을 둔 결과에서 확인할 수 있습니다.
키워드: DFM, DTCO, 수율, 일반 설계, 설계 기술 공동 최적화