요약: CMOS 트랜지스터가 나노미터 피처 크기로 확장됨에 따라 트랜지스터 특성의 변동성이 증가하고 있습니다. 이러한 트랜지스터 변동성의 증가는 스케일링된 기술을 비용 효율적으로 활용하는 데 심각한 도전이 되고 있습니다. 이러한 과제를 해결하려면 변동성 특성화, 최소화 및 완화를 위한 포괄적이고 효율적인 접근 방식이 필요합니다. 이 백서에서는 트랜지스터 특성의 다양한 유형의 변동을 특성화하기 위한 효율적인 인프라에 대해 설명합니다. 이 인프라를 90, 65, 45nm 노드에서 여러 기술에 적용하여 얻은 결과의 샘플이 제시됩니다. 그런 다음 이 백서에서는 시스템 온 칩 설계에 사용되는 SRAM, 아날로그 및 디지털 회로 블록에 관찰된 변동성이 미치는 영향을 설명합니다. 트랜지스터 변동을 최소화하고 제품 성능과 수율에 미치는 영향을 완화하기 위한 다양한 접근 방식도 설명합니다.
키워드: 소자 변형, 전기적 특성화, CV, 특성화 차량, 수율, DFM, CMOS 기술, 제조 가능성을 위한 디자인